융합신호 SoC 관련 기술 리서치 보고서

1. SoC 아키텍처 및 IP 모델링/검증 기술

· SoC 아키텍처 동향: 최신 SoC 설계는 3nm급 GAA 공정, 칩렛(Chiplet) 아키텍처, HBM(고대역폭 메모리) 통합, 저전력 NPU(신경망 처리장치) 강화 등이 핵심 트렌드로 부상하고 있다. 예를 들어, 인공지능(AI) 워크로드 증가로 NPU와 메모리 대역폭 최적화가 차세대 SoC의 경쟁력을 좌우하고 있다[1]. 전통적 모놀리식 SoC 설계의 한계를 극복하기 위해 SoC를 칩렛 기반으로 분산 설계함으로써 복잡도·수율 문제를 해결하고 개발 비용·기간을 단축하는 시도가 늘고 있다[2]. 실제로 Cadence·Arm 협업으로 AMD의 차세대 AI 칩렛 SoC에 네트워크온칩(NoC) IP를 적용하는 등 칩렛 생태계가 빠르게 확산되고 있다[3][4].

· 인터페이스 IP 설계 및 검증 사례: SoC 내부에서는 ARM의 AMBA 인터페이스(AXI, AHB, APB, ACE)가 표준으로 사용되며[5], 오픈소스 기반 Wishbone 등 대체 인터페이스도 존재한다[6]. 통합 IP에는 CPU 코어(ARM Cortex, RISC-V), GPU, NPU, 메모리 컨트롤러, USB/PCIe 등 다양한 구성요소가 포함된다. 이들 IP 검증을 위해 Synopsys DesignWare 등의 라이브러리가 PCIe, USB, Ethernet, I²C, SPI, AMBA AXI 등 주요 프로토콜용 Verification IP(VIP)를 지원한다[7]. 예를 들어, AMBA AXI4 VIP는 AXI 버스에 연결된 IP의 기능을 손쉽게 검증할 수 있도록 설계되었다[8]. 또한 SystemVerilog/UVM 기반 검증환경이 일반적이다. 한 연구에서는 I²C 컨트롤러를 SystemVerilog와 UVM으로 검증하여 읽기/쓰기 작동을 100% 커버하는 사례를 보고했다[9]. 실제로 복잡 SoC 설계의 약 70% 이상이 검증에 투입될 정도로 검증 비중이 크다[9].

· 모델링 방식 및 시뮬레이션 기술: SoC 수준 검증에서는 하드웨어/소프트웨어 병행 검증이 중요하다. UVM 기반의 테스트벤치 안에 SystemC/C++ 기능 모델을 결합한 하이브리드 환경이 일반적이다[10][11]. 예를 들어, ARM CPU 코어는 RTL 대신 고수준의 Design Simulation Model(DSM)로 대체하고, 실제 펌웨어 코드를 로드하여 UVM 시퀀스로 시스템 동작을 검증한다[11]. 이때 시뮬레이션 속도를 높이기 위해 복잡 SoC는 Cadence Palladium, Synopsys Zebu, Mentor Veloce 등의 하드웨어 에뮬레이터로 검증을 수행하기도 한다[12]. 최근에는 PSS(Portable Stimulus) 표준을 활용하여 IP 단계의 테스트 시나리오를 SoC 단계로 재사용하고, 이를 기반으로 형식검증(assertion)이나 UVM 테스트케이스를 자동으로 생성하는 기법도 주목받고 있다[13][14].

2. Network 버스 설계 및 검증 (Verilog/SystemVerilog 기반)

· 주요 NoC 및 SoC 내부 버스 구조: 기존 SoC는 APB, AHB, AXI 같은 버스 기반 인터커넥트를 사용해 왔으나, 다(多)코어・다기능 아키텍처에서는 패킷 스위칭 기반 NoC가 필수화되고 있다. 예컨대 Arteris의 FlexNoC/FlexGen NoC IP는 AI, 자동차, 모바일 등 다양한 분야 SoC에 사용되며, BMW, Bosch, 삼성전자 등 대형 고객사에 공급되고 있다[15]. 최근 AMD는 차세대 AI 칩렛 SoC 설계에 FlexGen NoC를 도입하여 칩렛 간 고성능 데이터 전송을 구현했다[3]. 칩렛 기반 설계에서는 하나의 칩렛당 5~20개의 상호연결 네트워크(NoC 등)가 요구되므로[4], 이러한 복잡성을 해결하는 IP의 역할이 커지고 있다. NoC는 병목을 해소하고 병렬통신을 가능케 하여 전통적 버스 대비 통신 지연을 획기적으로 줄인다. 예를 들어 한 연구에서는 AMBA AHB 버스를 NoC로 교체하여 통신 지연을 44~97% 개선하고 처리량을 최대 37배까지 높이는 성과를 보였다[16].

· Verilog/SystemVerilog 기반 RTL 설계 및 타이밍 검증: SoC/NoC의 RTL 설계는 Verilog/SV로 구현하며, 합성·배치배선 후 정적 타이밍 분석(STA)을 통해 클럭·타이밍 위반을 검증한다. 대표적 타이밍 검증 도구로는 Synopsys PrimeTime, Cadence Tempus, Mentor (Siemens EDA) Titan 등이 있다. 또한 RTL 시뮬레이션(Questa, VCS 등)이나 FPGA 프로토타입을 통해 기능 및 타이밍을 검증한다. 고속 인터커넥트는 지연과 셋업 타임 고려가 필수이며, 타이밍 버퍼 삽입, 파이프라이닝 기법을 이용해 타이밍을 클로징한다.

· 버스 프로토콜 비교 및 성능 분석: 주요 온칩 프로토콜로는 ARM AMBA(AXI, AHB, APB, ACE 등)[5], IBM CoreConnect(OPB, PLB 등), Accellera OCP(Open Core Protocol) 등이 있다. 오픈소스 진영에서는 Wishbone이 널리 사용되며[6], OpenRISC CPU 등 많은 오픈코어가 Wishbone 인터페이스를 지원한다. 각 프로토콜은 데이터 폭, 버스트 전송, QoS, 멀티마스터 지원 여부 등 기능에 따라 특성이 다르다. 예를 들어 AMBA AXI는 독립적 읽기/쓰기를 지원하는 고대역폭 버스이고, APB는 저속 주변기기용 단순 버스이다[5]. 프로토콜별 성능 비교 연구도 활발히 진행되고 있다. 예를 들어 버스 기반 설계 대비 NoC 기반 설계가 통신 성능에서 수배 이상 우월한 결과를 보임[16]이 보고되었다.

3. SoC 및 IP 설계 검증 기술과 팹리스 지원 기술

· SoC 수준 검증 기술 (UVM, Assertion, Formal 등): SoC 검증에는 IEEE 표준 UVM(Environment) 기반의 범용 테스트벤치가 널리 사용된다. SystemVerilog Assertions(SVA)과 같은 속성 검증을 활용하여 안전·기능 요구사항을 체크하며, Formal Verification(형식검증) 도구로 설계의 논리적 일관성과 버그를 찾아낸다. 최근에는 PSS(Portable Test and Stimulus) 같은 표준을 통해 IP 단계의 테스트 시나리오를 SoC 단계로 재사용하고, 그로부터 UVM 테스트케이스나 어설션 검증을 자동 생성하기도 한다[14]. 예를 들어 PSS 명세에서 생성된 어설션을 사용해 IP 검증을 수행하고, 동일한 명세에서 SoC 레벨 UVM 시나리오를 생성하여 시뮬레이션·에뮬레이션 검증에 활용할 수 있다[14]. 이를 통해 검증 재사용성을 높이고, ‘Correct-by-Construction’ 접근으로 초기 단계부터 검증 과정을 체계화하는 방향으로 진화 중이다[13][14].

· Hardware Emulation 및 FPGA 프로토타이핑 사례: 복잡한 SoC는 소프트웨어 스택까지 고려하여 검증해야 하므로 FPGA 기반 프로토타이핑이 중요하다. Aldec는 FPGA 프로토타입을 통해 칩을 테이프아웃 전에 실제에 가까운 속도로 검증할 수 있고, 실제 주변장치를 연결하여 HW/SW 공동 검증을 할 수 있다고 지적했다[17]. 이를 위해 Aldec HES-US-440 같은 Zynq+UltraScale FPGA 보드가 개발되었고, 검증 엔지니어가 임베디드 소프트웨어 테스트벤치를 FPGA 상에서 돌리는 사례가 늘고 있다[17]. 또한 SoC가 매우 복잡한 경우 Cadence Palladium, Synopsys Zebu, Mentor Veloce 등의 하드웨어 에뮬레이터를 사용한다[12]. 많은 팹리스 기업은 Cadence Protium, Xilinx Vitis 등 멀티 FPGA 플랫폼으로 SoC 프로토타이핑을 수행하며, 이를 통해 초기 드라이버·운영체제 검증 등을 가속화한다.

· 팹리스 기업 제품화 지원 기술 및 활용 사례: 정부 및 연구기관 차원에서 팹리스 지원이 강화되고 있다. 예컨대 산업통상자원부는 2025년 팹리스 지원 사업으로 “AI 반도체 분야 팹리스 경쟁력 강화를 위해 고성능 검증장비 구축”을 명시했다[18]. KETI 시스템반도체개발지원센터는 Ultra-Flex, Micro-Flex 등 다중 FPGA 기반 에뮬레이터·프로토타이핑 장비를 보유해 팹리스 기업에 장비 사용 및 검증 서비스를 제공한다[19][12]. 예를 들어 KETI는 SoC 테스트보드 제작, 테스트 프로그램 작성/디버깅, 온도·Shmoo 등 특성평가까지 턴키 방식으로 지원한다[19]. 한편, 한국의 OSAT(위탁조립테스트) 업체도 팹리스 지원을 확대하고 있다. 예컨대 LB Semicon은 자회사 LB Lusem과 협력해 AI 데이터센터용 PMIC의 패키징·백엔드 테스트를 턴키로 제공하고, 웨이퍼 전면·후면 처리, RDL, 범프 공정 등의 종합 서비스를 계획 중이다[20]. 이처럼 설계부터 패키징·테스트까지 전주기 지원 체계가 강화되면서 국내 팹리스의 제품화 경쟁력이 높아지고 있다.