2.5D/3D 패키징과 실리콘 포토닉스: 2024–2025 최신 기술 동향
2.5D/3D 패키징과 실리콘 포토닉스: 2024–2025 최신 기술 동향
2.5D 및 3D 반도체 패키징 개요
2.5D 패키징은 기존 2D 패키징(단일 기판 위 개별 칩)과 3D 패키징(칩 적층) 사이의 중간 단계로, 여러 반도체 다이(die)를 얇은 실리콘 인터포저(silicon interposer) 위에 나란히 배치하는 기술입니다[1][2]. 인터포저는 칩들을 매우 가까이 고밀도 배선으로 연결해주는 실리콘 기판으로 작동하며, 미세한 마이크로범프(micro-bump)로 칩과 전기적으로 연결됩니다. 인터포저 내부에는 칩간 신호를 수직 연결하는 관통 실리콘 비아(TSV)가 내장되어 있어, 칩 간 통신 거리를 크게 줄이고 대역폭을 높일 수 있습니다[3]. 이러한 구조 덕분에 2.5D 패키징은 이종 칩(예: 프로세서 + 메모리)을 한 패키지에 통합하여 신호 지연 감소와 고속 인터커넥트를 실현하고, 시스템 풋프린트를 감소시킬 수 있습니다[4]. 실제로 고성능 컴퓨팅(HPC)이나 AI 가속기 분야에서, 대형 프로세서와 고대역폭 메모리(HBM)를 인터포저로 묶은 2.5D 패키징 솔루션이 널리 쓰이고 있습니다 (예: GPU+HBM 통합)[5].
3D 패키징은 한 걸음 더 나아가 여러 반도체 다이를 수직으로 적층(Stacking)하는 3차원 적층 기술입니다. 칩을 쌓아 올려 면적 효율을 극대화하면서 칩 간 거리를 최단으로 만들기 때문에, 전기적 인터커넥트 길이가 가장 짧고 신호 지연과 전력 소모를 최소화할 수 있습니다[6][7]. 3D 적층을 구현하는 방식에는, 개별 다이를 TSV와 미세 범프로 적층하는 전통적인 방법부터 하이브리드 본딩(hybrid bonding)같은 첨단 3D 적층 기법까지 다양합니다. 예를 들어, TSV와 마이크로범프로 메모리 다이를 쌓는 HBM이나 CMOS 이미지 센서 적층 등이 있고, 최근에는 칩 면끼리 구리-구리 직접 접합하는 하이브리드 본딩 기술도 도입되고 있습니다[8]. 3D 패키징은 최상의 집적도와 성능을 제공하지만, 설계 및 제조 공정 복잡도가 훨씬 높고 열 방출 관리 등의 어려운 과제를 동반합니다[9][10]. 그럼에도 불구하고, 3D 적층은 논리+논리 칩 적층 CPU, 고대역폭 메모리 적층, 이기종(heterogeneous) 칩 통합 등 다양한 분야에서 미래 핵심 기술로 주목받고 있습니다[11].
2.5D 패키징(좌)에서는 여러 칩을 실리콘 인터포저 위에 배치해 서로 연결하고, 3D 패키징(우)에서는 칩들을 수직 적층하여 통합한다. 두 접근법 모두 시스템 집적도 향상과 성능 개선을 목표로 하지만 구현 방식과 난이도가 다르다[12][13].
두 기술의 주요 차이를 정리하면 아래와 같습니다:
| 구분 | 2.5D 패키징 (인터포저 기반) | 3D 패키징 (칩 적층) |
| 칩 배치 방식 | 여러 다이를 얇은 실리콘 인터포저 위에 나란히 배치 (평면적 통합)[14] | 여러 다이를 TSV 등으로 수직 적층 (적층 통합)[12] |
| 칩 간 연결 거리 | 단축된 고밀도 인터커넥트 (2D 대비 신호 지연 감소)[4] | 최단 신호 경로 확보 (2.5D 대비 더욱 감소)[6] |
| 패키지 면적 | 단일 칩 대비 전체 풋프린트 감소 | 가장 작은 풋프린트 (공간 활용 극대화) |
| 전력 및 성능 효율 | 칩 간 거리가 가까워 개선됨 | 가장 우수 (짧은 인터커넥트로 지연·소모 최소) |
| 구현 복잡도 | 비교적 낮음 (기존 2D 대비 복잡, 3D보다 단순)[10] | 매우 높음 (열 관리, 테스트 등 어려움↑) |
| 적용 사례 | HPC/AI 칩+메모리 통합, 고대역폭 인터커넥트 | 고성능 CPU 적층, 3D SRAM/캐시 적층 등 |
2.5D 패키징은 3D 적층으로 가는 징검다리 성격으로 개발되어 왔으며, 비교적 위험성과 비용을 줄이면서 칩렛(chiplet) 통합을 가능케 하는 장점 때문에 당분간 3D와 병존할 것으로 예상됩니다[15][16]. 반면 3D 패키징은 가능한 경우 언제나 2.5D보다 높은 효율을 제공하지만 그만큼 구현상의 부담이 크므로, 두 기술은 상호 보완적으로 활용될 전망입니다[11][17]. 특히 3D 적층은 서로 다른 종류의 칩을 한데 쌓는 이기종 집적에 유리하여, 예를 들어 실리콘 포토닉스 칩과 전자 IC를 하나의 3D 스택으로 통합하는 등의 새로운 응용도 가능하게 합니다[18].
실리콘 포토닉스와 광패키징 개요
실리콘 포토닉스(Silicon Photonics)는 실리콘 기반 반도체 공정을 이용해 광자 소자(Photonic IC)를 집적하는 기술로, CMOS 웨이퍼 상에 광파회로(waveguide), 광 변조기(modulator), 광 검출기(detector) 등 광통신에 필요한 부품을 구현합니다. 쉽게 말해, 전기 신호 대신 빛(레이저 광)을 사용하여 데이터를 주고받는 칩 기술이며, 주로 실리콘 온 인슐레이터(SOI) 기판 위에 나노미터 규모의 광 도파로와 소자를 패터닝하여 만듭니다[19][20]. 실리콘 포토닉스의 큰 장점은 대량생산이 가능한 실리콘 공정으로 광학 기능을 구현함으로써, 데이터 전송에 있어 대역폭 당 전력 효율을 혁신적으로 향상시키고 기존 구리 배선의 전송 거리 한계를 극복하는 점입니다[21][22]. 특히 데이터센터나 HPC 시스템에서는 전기 인터커넥트의 발열과 지연 문제가 커지면서, 고속 I/O를 광으로 처리하려는 요구가 생겨났고 실리콘 포토닉스가 이에 대한 해법으로 부상하고 있습니다[23][24].
실리콘 포토닉스 소자를 실용화하려면 광패키징 기술이 필수적인데, 여기에는 광섬유와 칩을 정밀하게 접속하는 기계적 패키징, 레이저 광원을 칩에 연결하거나 집적하는 기술, 광소자와 전자 IC를 공동 패키징(co-packaging) 하는 기술 등이 포함됩니다. 일반적인 실리콘 포토닉스 트랜시버 모듈의 경우, 실리콘 칩(광 변조/수신 기능)과 레이저 다이, 구동/증폭 IC 등을 하나의 서브 어셈블리로 패키징하며, 수 μm 정밀도로 광섬유 배열을 칩의 출력파guide에 맞춰 접합해야 하므로 높은 조립 정밀도와 공정 비용이 요구됩니다. 하지만 실리콘 포토닉스는 재료 특성상 소자들이 CMOS 공정과 호환되고 밀폐형 패키지 없이도 안정적으로 동작하는 장점이 있어, 기존 광트랜시버 대비 소형화 및 비용 절감 잠재력이 큽니다[25]. 최근에는 이러한 광 집적 칩을 전기 ASIC과 같은 패키지에 통합하여 신호 경로를 극단적으로 줄이는 동패키지 광학(Co-Packaged Optics, CPO) 개념이 등장해 주목받고 있습니다. 요약하면, 실리콘 포토닉스는 차세대 고성능 시스템의 입출력 병목을 해소하고자 전자-광 통합 설계를 가능케 하는 핵심 기술입니다.
2024–2025 최신 기술 동향 및 연구개발 방향
2.5D/3D 패키징 분야 동향
고성능 패키징 혁신: 2024년을 전후로 고성능 칩 패키징에서는 더 높은 집적도와 비용 최적화를 위한 여러 트렌드가 두드러집니다. 우선 패키지 크기의 대형화입니다. HPC/AI 가속기 등에서 하나의 패키지에 다수의 칩과 메모리를 담으면서, 패키지 인터포저 면적이 4000mm^2 이상까지 커지는 사례가 등장하고 있습니다[26]. 이에 따라 종전의 큰 실리콘 인터포저 방식은 포토마스크 레티클 한계와 높은 단가 문제가 있어서, 이를 대체할 실리콘 브릿지(silicon bridge) 기반 기술이 부상하고 있습니다[27]. 실제로 IDTechEx 분석에 따르면 향후 고성능 패키징에서 대형 인터포저 대신 여러 개의 작은 실리콘 브릿지를 유기 기판에 매립하는 방식이 주류로 자리잡을 전망입니다[27]. Intel의 EMIB(임베디드 브릿지) 기술이나 TSMC의 LIPINCON 등이 이러한 실리콘 브릿지 개념으로, 인터포저보다 비용을 낮추면서도 칩 사이 고속 연결을 제공하는 방향으로 발전하고 있습니다.
첨단 적층기술과 칩렛 표준화: 3D 적층에서는 Cu-to-Cu 직접 접합 하이브리드 본딩이 2024년 현재 점차 실용화 단계에 들어섰습니다. AMD는 2022년부터 CPU와 추가 캐시 칩을 하이브리드 본딩으로 적층한 3D V-Cache 제품을 상용화하였고, 이를 통해 게임/데이터베이스 성능을 크게 높인 바 있습니다. 메모리 분야에서도 차세대 HBM4 고대역폭 메모리에 TSV+microbump 대신 하이브리드 본딩을 도입하려는 움직임이 있습니다. 삼성전자는 HBM4에서 열 방출과 대역폭 향상을 위해 하이브리드 본딩을 적용할 계획임을 2025년 발표했고, SK하이닉스도 16-단 적층 HBM에 대비해 하이브리드 본딩을 검토 중입니다[28][8]. 다만 하이브리드 본딩은 전용 장비와 클린룸 공간이 많이 필요하고 공정 비용이 높아[29][30], 일부 업체는 기존 범프 공정 개선으로 한 세대 더 유지하려는 신중한 접근도 보입니다[31][32]. 한편, 칩렛(chiplet) 기반 설계가 보편화되면서 서로 다른 다이를 통합하기 위한 표준 인터페이스도 진화하고 있습니다. 2022년에 1.0 규격이 공개된 UCIe (Universal Chiplet Interconnect Express) 표준은 2024년 8월 2.0 버전으로 업데이트되어, 3D 적층까지 고려한 물리층 확장과 관리/테스트 기능을 포함하게 되었습니다[33][34]. 업계 주요 기업(인텔, 삼성, TSMC, 퀄컴 등)이 참여한 UCIe 표준은 멀티칩 시스템의 상호운용성을 높여주어, 향후 메모리 칩렛이나 AI 가속기 칩렛을 플러그 앤 플레이식으로 조합하는 생태계를 촉진할 것으로 기대됩니다[35][36].
주요 시장과 제조 기술: 이러한 첨단 패키징은 HPC/AI, 5G/6G 통신, 자동차 전장 등에서 수요가 견인되고 있습니다[5]. HPC/AI 분야는 초고속 연산을 위해 CPU/GPU와 HBM 메모리 통합, 그리고 고속 스위치 칩과 광입출력 통합(CPO)까지 요구되고 있으며[5], 통신 분야는 5G/6G용 고주파 안테나 모듈과 고성능 RF 칩 통합 패키징, 자동차는 자율주행용 대규모 연산 칩 패키징 등으로 요구가 증가합니다. 이를 뒷받침하기 위해 OSAT 업체들과 파운드리들은 팬아웃 웨이퍼레벨 패키징(FOWLP), 패널 레벨 패키징(PLP) 등 새로운 공정을 도입해 대형 기판에서 생산성을 높이고 비용을 낮추는 연구를 진행 중입니다[37]. 예를 들어 TSMC의 InFO(팬아웃), 삼성전자의 H-Cube(하이브리드 패키지) 등은 대량 생산에 최적화된 솔루션입니다. 또한 기판 소재의 혁신으로 유리(glass) 기판이 차세대 기술로 부상하여, 인텔은 2023년 세계 최초 유리 기판 테스트를 공개하며 향후 유리 기판이 유기 기판 대비 미세 배선과 저열팽창으로 유리하다고 언급했습니다.
열 관리와 테스트 과제: 2.5D/3D 패키징의 열 방출 문제는 여전히 큰 도전입니다. 칩이 옆으로 배열되는 2.5D에 비해 3D는 칩이 겹쳐져 발열 밀도가 높아지고 중간층 칩의 열을 빼내기 어려운 구조입니다. 따라서 고출력 적층 칩에는 구리 열vias, 마이크로유체 냉각 등 보조 기술 연구가 활발합니다. 또한 여러 칩을 하나로 묶으면 각 칩의 테스트와 수율 관리가 어려워지므로, Known Good Die 선별, DFT/DFD(테스트/디버그) 표준 도구 개발(UCIe 2.0에 해당 기능 포함[35]) 등이 진행되고 있습니다. 패키지 신뢰성도 이슈인데, 재료간 CTE 차이로 인한 열변형, 마이크로범프의 전기적 신뢰성 등을 개선하기 위해 언더필 소재나 적층 구조 최적화 연구가 지속되고 있습니다.
실리콘 포토닉스 및 광집적 패키징 동향
데이터센터 Co-Packaged Optics 부상: 2024~2025년 가장 두드러진 광분야 트렌드는 데이터센터 스위치의 Co-Packaged Optics(CPO)입니다. 스위치 칩의 SerDes 전력 소모와 pluggable 광모듈의 한계로, 업체들은 스위치 ASIC과 광엔진을 한 패키지에 묶는 CPO를 개발 중입니다. 2024년 광통신 콘퍼런스(OFC)에서는 브로드컴이 세계 최초의 51.2Tb/s CPO 스위치 시연 시스템을 공개했습니다[38][39]. 이 시스템은 51.2Tb 스위치 ASIC 주변에 8개의 광엔진을 배치하여 총 64채널×8엔진의 512채널 광연결을 구현했고, 하나의 채널당 100Gbps 전송으로 구성되었습니다[40][39]. 브로드컴은 이 설계를 통해 광통신 전력 소비를 50% 이상 절감했다고 밝혔는데, 광엔진을 스위치 패키지에 밀착함으로써 불필요한 SerDes 단계를 없앤 덕분입니다. Cisco 역시 2023년 25.6Tb/s CPO 스위치 프로토타입을 선보여 8개의 3.2Tb 광엔진을 통합하였고, Ranovus(캐나다 스타트업)는 IBM, TE, Senko와 협력해 CPO 2.0 아키텍처를 개발하여 전력소모 40% 절감과 비용 저감을 달성했다고 발표했습니다[41][42]. 이러한 CPO 시제품들은 현재 표준화를 위해 업계 컨소시엄을 통해 규격 통일 작업이 진행되고 있습니다[43]. 예컨대 IEEE, OIF 등의 기관과 여러 다자간협정(MSA)을 통해 CPO 모듈의 인터페이스, 폼팩터를 맞추려는 움직임이 2024년에 활발하게 진행되었습니다[43]. 2025년에는 엔비디아(Nvidia)도 GTC 키노트에서 첫 동패키지 광스위치 제품을 발표하며, AI 슈퍼컴 규모 확장(Scale-out)을 위해 플러그형 모듈 대신 패키지 내부 광연결을 채택할 것이라고 밝혔습니다[44][45]. Jensen Huang 엔비디아 CEO는 “랙 간 장거리 연결에서는 더 이상 구리가 감당 못하므로 실리콘 포토닉스를 써야 한다”고 강조하여, AI 데이터센터의 광통신 전환이 가속화되고 있음을 시사했습니다[46][47].
실리콘 포토닉스 기술 진화: 실리콘 포토닉스 소자 측면에서는 채널당 속도 100~200Gbps급의 광모듈 상용화가 임박했고, 여러 채널을 집적해 총 수 Tb/s급 송수신기가 요구됩니다. 2024년 현재 실리콘 포토닉스 기반 400G~800G 광트랜시버 모듈이 데이터센터에 도입되고 있으며, 구글, 페이스북 같은 하이퍼스케일러들도 차세대 1.6Tb/s 광모듈을 준비 중입니다. 이러한 고속 소자를 구현하기 위해 III-V 레이저와의 집적 연구도 활발합니다. 인텔은 실리콘 포토닉스 칩에 인듐인화 레이저 칩을 플립칩 본딩하거나 에피택시로 직접 집적하는 기술을 연구하여 광원 일체형 집적을 추진 중이며, 글로벌파운드리/광다이오드 등의 파운드리도 PDK에 광소자 라이브러리를 추가하고 있습니다. Ayar Labs와 같은 스타트업은 마이크로링 공진기 기반 광I/O 칩렛을 개발하여, 인텔, HP, Lockheed Martin 등과 공동으로 CPU, RF 칩에 광입출력을 더하는 실험을 진행했습니다[48]. 예를 들어 Ayar Labs은 Lockheed와 협력해 RF 무선칩에 광입출력 칩(let)을 통합함으로써, 전력 소모와 지연을 크게 개선할 수 있음을 2024년 군사용 시제품으로 검증했습니다[48].
패키징 및 생산 관점: 광패키징에서는 자동화와 비용 절감이 주요 화두입니다. 기존에는 광섬유 정렬 등 공정이 일일이 정밀하게 이뤄져 생산성이 낮았지만, AI 시대 수요를 맞추기 위해 광 패키징 공정의 자동화가 급선무로 떠올랐습니다[22][49]. 광 트랜시버 조립장비 업체들은 로봇과 자동화 공정을 도입해 인력을 줄이고 수율을 높이는 기술을 개발 중이며, 광학 정렬용 포토다이오드 피드백, MEMS 정렬기술 등이 연구됩니다. IBM 리서치는 폴리머 광도파로(Polymer Waveguide)를 이용한 광 PCB 기술을 개발하여, 실리콘 포토닉스 칩과 기판 가장자리의 섬유를 고분자 도파로로 연결하는 저가 패키징 기법을 발표했습니다[50][51]. 이는 기존 렌즈-섬유 접속 대신 기판에 광도파로를 포토리소그래피로 형성하고 칩과 연계하는 아이디어로, 칩-보드 광접속의 비용과 형상을 개선하는 시도로 주목받습니다. 이처럼 여러 혁신 기술로 광패키징을 단순화하려는 노력이 진행 중이며, VCSEL 기반 광링크 등 대체 기술 연구도 병행되고 있습니다[52][53]. 다만 VCSEL을 활용한 CPO는 아직 채널당 속도나 집적면에서 한계가 있어 연구 단계에 머물러 있고, 주류 솔루션은 실리콘 포토닉스 기반으로 굳어지고 있습니다[54].
상용화된 솔루션 및 주요 적용 사례
파운드리 선도 업체 기술: 첨단 패키징은 소수의 반도체 파운드리/IDM이 주도합니다. TSMC는 2.5D 분야에서 실리콘 인터포저 기반 CoWoS(Chip-on-Wafer-on-Substrate) 기술을 통해 NVIDIA, AMD 등의 GPU+HBM 통합 패키지를 대량 생산해왔습니다. 또한 스마트폰 AP에 쓰이는 InFO(팬아웃 패키징) 기술로 애플 등 고객을 확보했고, 3D 적층 SoIC 기술로 AMD 3D V-캐시를 구현하는 등 업계를 선도합니다. 삼성전자 역시 I-Cube (Interposer-Cube)라는 2.5D 인터포저 기술로 AI/HPC 수요에 대응하고 있으며, 3D TSV 적층 X-Cube 기술을 통해 HBM 적층, CIS 적층 등을 전개하고 있습니다[55]. 인텔은 자체 고급 패키지로 2.5D EMIB(실리콘 임베디드 브릿지) 기술을 Intel FPGA와 GPU(폰테 베키오 등)에 적용했고, 3D Foveros 기술로 2019년 Lakefield CPU 및 2023년 Meteor Lake CPU에서 로직 다이 적층을 실현했습니다. 특히 메테오레이크는 CPU 타일을 IO 베이스 다이 위에 접합한 것으로, PC 업계 최초의 진정한 3D CPU로 불립니다. 인텔은 향후 EMIB와 Foveros를 조합하고 더 큰 패키지에는 유리 기판을 적용해 나가겠다는 로드맵을 밝힌 상태입니다[56][57].
OSAT 및 기타 업체: ASE, Amkor 등의 전문 패키지 하우스(OSAT)는 팬아웃 패키징, FO-PLP 등의 역량을 키워 파운드리와 협력하고 있습니다. ASE는 자체 FoCoS(Fan-out Chip-on-Substrate) 기술로 고성능칩 패키징 시장에 참여하고 있고, Amkor는 미국 등에 첨단 패키지 라인을 구축하며 파운드리 외 고객을 공략합니다[58]. 중국의 JCET 등도 국가적 투자로 2.5D/3D 패키징 기술을 확보해 추격 중입니다. AMD, NVIDIA, 애플 등 팹리스 업체들은 각자의 제품에 최적화된 패키징을 도입하고자 파운드리/OSAT와 긴밀히 협업하고 있습니다. AMD는 에픽(EPYC) CPU와 라이젠(Ryzen) CPU에 칩렛 MCM 구조를 활용하여 다수 칩을 한 패키지에 실장했고, HBM이 통합된 Instinct MI300 가속기 등에 2.5D 인터포저를 사용했습니다. NVIDIA는 A100/H100 GPU에 HBM 스택을 붙여 대역폭을 높였고, 최근 그레이스 CPU+H100 GPU를 같은 모듈에 실장한 모듈러 슈퍼칩도 공개했는데, 이는 패키지 상에서 초고속 인터포저 연결로 CPU-GPU를 결합한 사례입니다. 애플은 M1 Ultra 칩에서 두 다이를 울트라퓨전(UltraFusion) 패키지 인터포저로 연결했으며, 아이폰 SoC에도 fan-out 패키징을 활용해 성능과 두께를 모두 잡고 있습니다.
실리콘 포토닉스와 CPO 사례: Intel은 실리콘 포토닉스 분야 선구자로, 이미 100G CWDM4/PSM4 광트랜시버를 양산한 바 있고, 최근 코어옵틱스를 ADVA에 매각한 후에도 데이터센터용 200G, 400G 광모듈 기술 개발을 지속하고 있습니다. 시스코(Cisco)는 2019년 실리콘포토닉스 기업 Luxtera를 인수하여 800G DR8 광모듈 등을 출시했고, 25.6T CPO 스위치 시험기를 내놓았습니다[42]. Broadcom은 기존 폴라리스(Polaris) 광엔진 등에 더해 앞서 언급한 CPO 스위치를 적극 추진 중이고, Ranovus는 Odin 광엔진으로 CPO 시장에 도전하고 있습니다[41]. Ayar Labs는 Intel, HP 등의 투자로 데이터센터 광I/O 칩을 개발하여, 2025년 이후 CPU와 메모리 사이의 광연결 솔루션을 목표로 합니다. 또한 IBM과 A*STAR IME(싱가포르), imec(벨기에) 같은 연구기관들은 광패키징 재료와 조립공정에 대한 선행 연구를 수행하며, 업계와 협력해 레이저 집적, 광도파로 패키지, 광PCB 등 새로운 개념을 실증하고 있습니다[59][51]. 전반적으로, 고성능 패키징 분야는 파운드리/OSAT 주도의 HPC 패키지 플랫폼 경쟁과 더불어, 실리콘 포토닉스 등 신기술 스타트업과 시스템 업체들이 협력하여 미래형 솔루션(CPO 등)을 모색하는 양상입니다.
기술적 과제와 향후 전망
열 및 신뢰성 과제: 2.5D/3D 패키징과 광집적 기술이 발전함에 따라 극복해야 할 과제도 뚜렷합니다. 앞서 언급한 열 방출 문제는 계속 중요한 이슈입니다. 수십 개의 칩과 광엔진이 한 패키지에 몰리면 패키지 발열밀도가 높아지므로, 향후 패키지 수준 액침 냉각, 마이크로채널 냉각 같은 적극적 방열 솔루션이 도입될 가능성이 높습니다. 또한 여러 칩을 통합하면 개별 칩 고장 시 전체 제품 수율에 영향이 커지므로, 불량 다이 식별 기술과 모듈식 리페어 등이 연구되고 있습니다. CPO의 경우 광엔진을 패키지에 넣으면 현장에서 수리가 어려워지므로, 광모듈의 신뢰성 향상과 예비 채널 확보 등의 설계가 필요합니다. 실제로 CPO 도입 시 광커넥터 설계 변경, 냉각 구조, 전력공급 배선까지 모두 재평가되어야 하는 것으로 알려져 있습니다[60].
표준과 생태계: 이종 집적을 위한 인터페이스 표준화 역시 향후 핵심입니다. 칩렛 간 인터커넥트 UCIe는 이제 시작 단계이며, 향후 광인터커넥트 표준과 연계되어 발전할 것입니다. 예를 들어 UCIe 2.0부터는 광 채널 매핑도 고려되고 있어, 전기적 칩렛뿐 아니라 광학 칩렛도 동일 패키지 내에서 통신하는 그림이 그려지고 있습니다[33][61]. 더불어, 설계 자동화(EDA) 도구의 진화도 필요합니다. 3D 적층 및 광학 통합까지 아우르는 패키지 설계는 복잡도가 매우 높기에, Cadence, Synopsys 등 EDA 회사들은 3D/광 솔루션을 개발하며 기업의 요구에 대응하고 있습니다.
향후 전망: 기술적으로는 유기 기판에서 유리 기판으로의 전환, 더 세밀한 마이크로범프/재분배층(RDL), 웨이퍼 대 웨이퍼 본딩 같은 공정 혁신이 예고되어 있습니다. 업계는 2025~2030년에 걸쳐 패키징이 “More than Moore” 시대의 주역이 될 것으로 보고 있으며, 반도체 성능 향상의 50% 이상이 패키지 수준 혁신에서 나온다는 관측도 있습니다. 실리콘 포토닉스 측면에서는, 공장-데이터센터-슈퍼컴까지 광기술 보편화가 가속되어 향후 광패키지된 AI 엑셀러레이터, 광 커넥티드 메모리 등이 등장할 수 있습니다. 몇몇 스타트업은 광학신호로 연산하는 광컴퓨팅 프로세서도 개발 중인데, 이러한 소자의 패키징 역시 향후 새로운 과제가 될 것입니다. 한편 모놀리식 3D 집적(층간 트랜지스터 직접 연결)도 연구되고 있어, 장기적으로 칩 패키징과 칩 설계의 경계가 모호해질 수도 있습니다. 예를 들어, TSMC 3DFabric처럼 하나의 플랫폼에서 팬아웃-2.5D-3D를 모두 구현하는 종합적 접근이 강화될 전망입니다.
요약하면, 2.5D/3D 패키징과 실리콘 포토닉스는 반도체 업계의 지형을 바꾸는 게임체인저로 부상하고 있습니다. 2024~2025년의 동향을 보면, 업계는 이종집적을 통해 성능 한계를 돌파하려는 열망이 크며, 상용 제품부터 연구개발까지 전 방위에서 혁신이 이루어지고 있습니다. 향후 칩렛 생태계 활성화, 표준화된 광인터커넥트 적용, 비용 효율적 제조기술 확립이 병행된다면, 고성능 컴퓨팅부터 소비자 기기에 이르기까지 이 기술들이 폭넓게 채택되는 시대가 올 것으로 기대됩니다.
참고자료: 최신 패키징/포토닉스 기술 동향 관련 Cadence 블로그[13][18], IDTechEx 세미나 요약[27][56], Tom’s Hardware 뉴스[8][29], OFC 2024 논문[40][42], Optica 보고[22][46] 등.
[1] [2] [3] [4] [6] [7] [9] [10] [11] [12] [13] [14] [15] [16] [17] [18] 2.5D vs. 3D Packaging | Advanced PCB Design Blog | Cadence
https://resources.pcb.cadence.com/blog/2023-2-5d-vs-3d-packaging
[5] [26] [27] [37] [56] [57] [58] Advancements in 2.5D and 3D semiconductor packaging technologies « PRADEEP's TECHPOINTS
[8] [28] [29] [30] [31] [32] Samsung to adopt hybrid bonding for HBM4 memory | Tom's Hardware
https://www.tomshardware.com/pc-components/dram/samsung-to-adopt-hybrid-bonding-for-hbm4-memory
[19] [20] [50] [51] [59] Silicon Photonics Packaging - IBM Research
https://research.ibm.com/projects/silicon-photonics-packaging
[21] [22] [23] [24] [44] [45] [46] [47] [49] Optics & Photonics News - AI Factories: Photonics at Scale
[25] [38] [39] [40] [41] [42] [48] [52] [53] [54] Progress in Research on Co-Packaged Optics
https://www.mdpi.com/2072-666x/15/10/1211
[33] [34] [35] [36] [61] Chiplets Still A Challenge With UCIe 2.0
https://semiengineering.com/chiplets-still-a-challenge-with-ucie-2-0/
[43] [60] DATE Conference Template
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[55] [PDF] 러루블화10%상승 加英도↑⋯원화는 - 지면보기 - 경제신문 이투데이